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dtlab_t4 [2024/03/18 17:45] beckmanf [LEDG5..0 ECC] Tabelle mit P2..P1 |
dtlab_t4 [2025/03/14 20:38] (current) beckmanf switch code server |
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| ===== Aufgabenstellung ===== | ===== Aufgabenstellung ===== | ||
| - | Mit dem [[altera_boards|Altera DE 1 Board]], der [[ubuntu_virtual_cae_system|CAD Software]] und dem [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/dtlab|VHDL Projektverzeichnis]] starten Sie mit VHDL und steuern die roten und grünen LEDs auf dem Board abhängig von den Schaltern. | + | Mit dem [[altera_boards|Altera DE 1 Board]], der [[ubuntu_virtual_cae_system|CAD Software]] und dem [[https://caeis.etech.fh-augsburg.de/beckmanf/dtlab.git/tree/|VHDL Projektverzeichnis]] starten Sie mit VHDL und steuern die roten und grünen LEDs auf dem Board abhängig von den Schaltern. |
| In der Vorbereitung installieren Sie die virtuelle Maschine und das Projektverzeichnis und nehmen eine Änderung am Code vor. | In der Vorbereitung installieren Sie die virtuelle Maschine und das Projektverzeichnis und nehmen eine Änderung am Code vor. | ||
| Line 61: | Line 61: | ||
| ==== Download des VHDL Projektverzeichnisses ==== | ==== Download des VHDL Projektverzeichnisses ==== | ||
| - | Die [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/dtlab|VHDL Projektdateien]] sind auf dem gitlab Server der Fakultät Elektrotechnik. Laden Sie die Projektdateien über git in das Verzeichnis "projects". | + | Die [[https://caeis.etech.fh-augsburg.de/beckmanf/dtlab.git/tree/|VHDL Projektdateien]] sind auf dem git server des Labors. Laden Sie die Projektdateien über git in das Verzeichnis "projects". |
| <code> | <code> | ||
| cd /home/caeuser/projects | cd /home/caeuser/projects | ||
| - | git clone https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/dtlab | + | git clone https://caeis.etech.fh-augsburg.de/beckmanf/dtlab.git |
| </code> | </code> | ||
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| === VHDL Entity === | === VHDL Entity === | ||
| - | Die VHDL Datei [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/dtlab/-/blob/master/src/top_simple.vhd|"top_simple.vhd"]] enthält eine "entity". | + | Die VHDL Datei [[https://caeis.etech.fh-augsburg.de/beckmanf/dtlab.git/tree/src/top_simple.vhd|"top_simple.vhd"]] enthält eine "entity". |
| <code vhdl> | <code vhdl> | ||
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| </code> | </code> | ||
| - | Die Quartus Synthesesoftware stellt den Zusammenhang zwischen den Portnamen in der Entity "top_simple" und den Pins am FPGA über die [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/dtlab/-/blob/master/pnr/top_simple/top_simple_pins.tcl|Pinkonfigurationsdatei top_simple_pins.tcl]] her. Dort sehen Sie, dass dem Pin L22 der Portname SW(0) zugeordnet ist. | + | Die Quartus Synthesesoftware stellt den Zusammenhang zwischen den Portnamen in der Entity "top_simple" und den Pins am FPGA über die [[https://caeis.etech.fh-augsburg.de/beckmanf/dtlab.git/tree/pnr/top_simple/top_simple_pins.tcl|Pinkonfigurationsdatei top_simple_pins.tcl]] her. Dort sehen Sie, dass dem Pin L22 der Portname SW(0) zugeordnet ist. |
| ==== VHDL Code ändern ==== | ==== VHDL Code ändern ==== | ||
| Line 220: | Line 220: | ||
| Im RTL Viewer sollte dann ein XOR Gatter zu sehen sein und auf dem Board hat sich die Funktion an LEDG1 geändert. | Im RTL Viewer sollte dann ein XOR Gatter zu sehen sein und auf dem Board hat sich die Funktion an LEDG1 geändert. | ||
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| + | ==== Schaltplan zeichnen ==== | ||
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| + | Zeichnen Sie auf Papier (oder elektronischem Papier) einen Schaltplan, der das FPGA mit der Schaltung von top_simple darstellt. Bringen Sie den Schaltplan mit in das Labor. | ||
| ===== Aufgaben ===== | ===== Aufgaben ===== | ||