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--- dtlab_t7 [2024/05/10 13:45] – [VHDL toplevel top_count] beckmanf
+++ dtlab_t7 [2025/05/26 09:55] (current) – [PWM Generator] gmo
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 ==== VHDL toplevel top_count ====
-Die Datei [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/dtlab/-/blob/master/src/top_count.vhd|top_count.vhd]] beschreibt das Modul "top_count". "top_count" stellt den toplevel auf dem FPGA dar.
+Die Datei [[https://caeis.etech.fh-augsburg.de/beckmanf/dtlab.git/tree/src/top_count.vhd|top_count.vhd]] beschreibt das Modul "top_count". "top_count" stellt den toplevel auf dem FPGA dar.
 ==== Zähler als Enablegenerator für den Ringzähler ====
-Der Ringzähler aus [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/dtlab/-/blob/master/src/ringcnt.vhd|ringcnt.vhd]] soll die roten LEDs ansteuern. Bei der letzten Aufgabe [[dtlab_t6|Ringzähler]] haben Sie den Ringzähler schon gebaut und an die roten LEDs angeschlossen. Der Ringzähler wurde dort entweder permanent oder mit dem Flankendetektor enabled. Jetzt soll der Ringzähler autark im Sekundentakt zählen. Das Enablesignal dazu kommt aus dem Zähler [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/dtlab/-/blob/master/src/cnt1sec.vhd|cnt1sec.vhd]].
+Der Ringzähler aus [[https://caeis.etech.fh-augsburg.de/beckmanf/dtlab.git/tree/src/ringcnt.vhd|ringcnt.vhd]] soll die roten LEDs ansteuern. Bei der letzten Aufgabe [[dtlab_t6|Ringzähler]] haben Sie den Ringzähler schon gebaut und an die roten LEDs angeschlossen. Der Ringzähler wurde dort entweder permanent oder mit dem Flankendetektor enabled. Jetzt soll der Ringzähler autark im Sekundentakt zählen. Das Enablesignal dazu kommt aus dem Zähler [[https://caeis.etech.fh-augsburg.de/beckmanf/dtlab.git/tree/src/cnt1sec.vhd|cnt1sec.vhd]].
   * Instantiieren Sie den Ringzähler ringcnt in top_count
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 Jetzt soll zusätzlich der Modulo 13 Zähler eingebaut werden, der an der Siebensegmentanzeige HEX0 angezeigt wird. Der Zähler hat den Eingang "up_i". Wenn "up_i" = 1 ist, dann soll der Zähler hochzählen und sonst runterzählen.
-  * Instantiieren Sie den Modulo 13 Zähler [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/dtlab/-/blob/master/src/cntm13.vhd|cntm13.vhd]]
+  * Instantiieren Sie den Modulo 13 Zähler [[https://caeis.etech.fh-augsburg.de/beckmanf/dtlab.git/tree/src/cntm13.vhd|cntm13.vhd]]
   * Der Zähler stand soll als Vorwärts-/Rückwärtszähler funktionieren. Steuern Sie die Zählrichtung über KEY1
   * Der Zähler soll mit dem Enablesignal von cnt1sec gesteuert werden
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   * Wenn die Schalter SW[3..0] alle aus sind, dann soll der Ausgang permanent auf '0' sein
-  * Wenn die Schalter SW[3..0] vorzeichenlos die Zahl 4 anzeigen, dann soll der Ausgang für 4 Takte auf '1' und für 12 Takte auf '1' sein.
+  * Wenn die Schalter SW[3..0] vorzeichenlos z.B. die Zahl 1 anzeigen, dann soll der Ausgang für 1 Takt auf '1' und für 14 Takte auf '0' sein. Bei der Zahl 2 dann 2 Takte auf '1' und 13 Takte auf '0'. Usw.
   * Wenn die Schalter SW[3..0] alle eingeschaltet sind, dann soll der Ausgang permanent auf '1' sein.
   * Die Periodendauer des Signals soll 15 Takte betragen.
   * Zeichnen Sie die Struktur des PWM Generators mit Addierern, Multiplexern, Vergleichern und Registern
-  * Ergänzen Sie den VHDL Code in [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/dtlab/-/blob/master/src/pwm.vhd|pwm.vhd]]
+  * Ergänzen Sie den VHDL Code in [[https://caeis.etech.fh-augsburg.de/beckmanf/dtlab.git/tree/src/pwm.vhd|pwm.vhd]]
   * Instantiieren Sie pwm in top_count
   * Das PWM Signal soll auf dem Expansionport EXP[2] ausgegeben werden