Logikanalysator mit AVR Mega32U4 und Altera MAX CPLD

(Die Dateien sind nun alle auf gitlab: https://r-n-d.informatik.hs-augsburg.de:8080/hubert.hoegl/Logikanalysator H. Hoegl, 3. Dezember 2017)

Semesterprojekt WS13/14

URL: http://hhoegl.informatik.hs-augsburg.de/hhwiki/Logikanalysator

Programm zum Visualisieren:

Projekt, in das man den Logikanalysator integrieren könnte:

Zugangsdaten

  • Mailingliste des Projektes

    fi-ws13logikanalyse@fh-augsburg.de
https://listserv.hs-augsburg.de/sympa/info/fi-ws13logikanalyse

  • Projektserver

    TRAC: https://io.informatik.fh-augsburg.de/trac/Logikanalysator
SVN:  https://io.informatik.fh-augsburg.de/svn/Logikanalysator
DAV:  https://io.informatik.fh-augsburg.de/dav/Logikanalysator
WWW:  https://io.informatik.fh-augsburg.de/projekte/Logikanalysator

Der WWW Login ist Logikanalysator@local, pwd dc4nHVLy. Für das Trac braucht man hingegen die gewöhnliche RZ Kennung.

Aufgaben

  • Projektserver mit Informationen zum Projekt befüllen

    • Teilnehmer (mit E-mail Adresse)

    • Worum geht es?

    • Aufgaben der Teilnehmer

    • Arbeitspakete

    • Ziele

    • Zeitliche Planung

    • Vorgehensmodell (Scrum?)

    • Protokolle zu den Treffen

    • Treffpunkt: Freitag 14 bis 15:30 in G2.16/G2.17.

  • Arbeitspakete

    • Allgemeine Funktionsweise verstehen

    • Schaltplan verstehen (AVR mit USB, CPLD, SRAM)

    • AVR Mega32U4 Software verstehen (vor allem den USB Teil mit LUFA)

    • MAX-II CPLD VHDL Code verstehen

    • Anbindung an Gtkwave, Sigrok

    • Ausgeben der 400 Euro Projektmittel

    • Infrastruktur pflegen (WWW, SVN/GIT, …)

    • VHDL Entwicklungsumgebung einrichten auf Linux

    • AVR Entwicklungsumgebung auf Linux

  • Bis Freitag, 25. Oktober 2013:

    • Kurzvorträge über Ihr Aufgabengebiet.

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